1. (9:30-9:40)
はじめに
坂本邦博
産総研

2. (9:40-10:10)
2009 VLSIシンポジウムを振り返って
丹羽正昭
パナソニック(株)　セミコンダクター社　プロセス開発センター

3. (10:10-10:40)
Si(100)および(110)面上の高ストレス印加された短チャネルpFETにおける移動度と飽和速度の向上効果
黛哲(1,2)，山川真弥(1)，小瀬村大輔(2)，武井宗久(2)，永田晃基(2)，赤松弘彬(2)，舘下八州志(1)， 若林整(1)，塚本雅則(1)，大野晃計(1)，斎藤正樹(1)，小椋厚志(2)，長島直樹(1)
1ソニー(株) 半導体事業本部、2明治大学

4. (10:40-11:10)
high-k/メタルゲートNMOSFETにおけるLa添加によるVt低減に対する基板面方位の影響
井上真雄、佐藤好弘*、門島勝、坂下真介、川原孝昭、安間正俊、中川亮*、梅田浩司、松山征嗣*、藤本裕雅*

(株)ルネサス テクノロジ　生産本部　技術開発統括部プロセス開発部、 *パナソニック(株)　セミコンダクター社　プロセス開発センター

5. (11:10-11:40)
セルフアセンブリー法を用いた新しいヘテロインテグレーション技術
福島誉史、田中徹*、小柳光正
東北大学大学院工学研究科、*東北大学大学院医工学研究科

昼食 11:40 - 12:40

6. (12:40-13:10)
単一電荷への応答に基づくトランジスタ特性ばらつきモデリング法及びそのRTN解析と微細化限界考察への応用
竹内潔1、南雲俊治1、横川慎二2、今井清隆2、林喜宏1
NECエレクトロニクス　LSI基礎開発研究所1、先端デバイス開発部2

7. (13:10-13:40)
竹内プロットを用いたNMOSしきい値ばらつき増大原因の解析
1角村貴昭、1西田彰男、1矢野史子、3アリフィン タムシル プトラ、1竹内潔、1稲葉聡、1蒲原史朗、 2寺田和夫、3侭竜矢、3平本俊郎、 1最上徹
1 MIRAI-Selete、2 広島市立大学、3 東京大学生産技術研究所

8. (13:40-14:10)
SRAMおよびロジックトランジスタにおける特性ばらつき一括自己修復手法
鈴木誠、更屋拓哉、清水健、桜井貴康、平本俊郎
東京大学生産技術研究所

9. (14:10-14:40)
薄膜BOX-SOI (SOTB)素子の低しきい値ばらつき特性によるSRAM低電圧動作(Vdd～0.6V)の実証
土屋龍太、杉井信之、石垣隆士、森田祐介、吉元広行、鳥居和功、木村紳一郎
(株)日立製作所　中央研究所

休憩　14:40-14:50

10. (14:50-15:20) 20nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計方法論
福留秀暢 (1, 4)、堀陽子(2)、L. Sponton (3)、保坂公彦 (1)、籾山陽一 (1)、佐藤成生 (1)、R. Gull (3)、 W. Fichtner (4)、杉井寿博(1)
(1)富士通マイクロエレクトロニクス、(2)富士通クオリティ・ラボ、(3)シノプシス、(4)スイス連邦工科大

11. (15:20-15:50)
基板貼り合わせを用いたSi基板上メタルS/D III-V-On-Insulator MOSFETの作製とその動作実証
横山正史1、安田哲二2、高木秀樹2、山田永 3、福原昇3、秦雅彦3、杉山正和1、中野義昭1、竹中充1、高木信一1
1東京大学、2産業技術総合研究所、3住友化学

12. (15:50-16:20)
先端MOSFETにおけるSDポテンシャル分布、結晶欠陥と接合リークの相関－電子線ホログラフィーによる直接評価
五十嵐信行、八高公一*、上嶋和也*、山本豊二*、 羽根正巳*
NECデバイスプラットフォーム研、　* NECエレクトロニクス LSI基礎開発研究所

13. (16:20-16:50)
フラッシュランプアニールと埋め込みSiGeプロセス起因の転位を抑制するダミーパターン発生方法
藤井修、佐貫朋也、押木祐介 1)、井谷孝治 1)、釘宮哲也 2)、中村宣隆、田村瑞樹 3)、佐藤力 1)、 水島一郎 1)、吉村尚郎、岩井正明、松岡史倫
株式会社 東芝　セミコンダクター社 システムＬＳＩ事業部、 1)株式会社 東芝　セミコンダクター社 プロセス技術推進センター、 2)株式会社 東芝　研究開発センター　機械・システムラボラトリ－、 3)東芝インフォメーションシステムズ株式会社　エンジニアリングシステム・サービスオフィス

14. (16:50-17:20)
総合討論