1. 10:00-10:30
信頼性を考慮した0.5nm EOTを有するゲルマニウムゲートスタックの設計と実証
魯辞莽、李忠賢、西村知紀、鳥海明
<東京大学大学院工学系研究科マテリアル工学専攻、JST-CREST>

2. 10:30-11:00
低消費LSIのためのIII-V族半導体およびGe/ひずみSOIトンネルFETテクノロジー
高木信一、金閔洙、野口宗隆、池尚口、西康一、竹中充
<東京大学大学院工学系研究科電気系工学専攻、JST-CREST>

3. 11:00-11:30
Impact of Random Telegraph Noise on Write Stability in Silicon-on-Thin-BOX (SOTB) SRAM Cells at Low Supply Voltage in Sub-0.4V Regime
H. Qiu*, T. Mizutani*, Y. Yamamoto**, H. Makiyama**, T. Yamashita**, H. Oda**, S. Kamohara**, N. Sugii**, T. Saraya*, M. Kobayashi* and T. Hiramoto*
<*The Univ. of Tokyo and **LEAP, Japan>

昼食 　11:30-13:00

4. 13:00-13:30
high-k添加シングルp+Polyゲートを用いた超低リーク用途向け薄膜BOX-SOI CMOS
山本芳樹、槇山秀樹、山下朋弘、尾田秀一、蒲原史朗、山口泰男、杉井信之*、水谷朋子**、小林正治**、平本俊郎**
<ルネサスエレクトロニクス, *日立製作所, **東京大学生産技術研究所>

5. 13:30-14:00
Device Design Guideline for Steep Slope Ferroelectric FET Using Negative Capacitance in Sub-0.2V Operation: Operation Speed, Material Requirement and Energy Efficiency
小林正治、平本俊郎
<東京大学生産技術研究所>

6. 14:00-14:30
トップゲート型セルフアラインInGaZnO-TFTの高性能化 シリコン互換性のあるソース・ドレイン寄生抵抗低減技術と極薄チャネル及び極薄BOXを用いた閾値電圧調整
太田健介、入沢寿史、佐久間究、田中千加、池田圭司、手塚勉、松下大介、齋藤真澄
<（株）東芝 研究開発センター LSI基盤技術ラボラトリー>

休憩　　14:30-14:50

7. 14:50-15:20
原子スイッチを用いた不揮発性論理回路とＲＯＭの混載マイクロプロセッサ
辻幸秀、白旭、宮村信、阪本利司、多田宗弘、伴野直樹、岡本浩一郎、井口憲幸、波田博光、杉井信之*
<日本電気株式会社　グリーンプラットフォーム研究所、日立製作所　エレクトロニクスイノベーションセンタ>

8. 15:20-15:50
ライト速度2.8GB/sと消去速度670-MB/sを有する3次元縦型チェインセル相変化メモリアレイ
黒土健三、笹子佳孝、吉武　宏、峯邑浩行、安齋由美子、藤崎芳久、高濱　高、高橋俊和、峰 利之、島　明生、藤崎耕司、小林　孝
<株式会社日立製作所 研究開発グループ>

9. 15:50-16:20
2015 Symposium on VLSI Technologyを振り返って
稲葉　聡
<2015 Symposium on VLSI Technology Technical Program Chair、株式会社東芝 韓国社>

10. 総合討論 16:20-16:50

以上