第104回 研究集会
開催場所
東京大学生産技術研究所 An棟 3階 大会議室
生産技術研究所は，駒場リサーチキャンパス内にあります教養学部のキャンパスとは異なります．webで場所をお確かめください（右上のAccess Mapをクリック，さらにキャンパスマップをクリック）生産技術研究所の「An棟」に入りエレベータで3階にお上がり下さい web上の地図では「A棟」となっていますが同じ建物です
最寄り駅：井の頭線 駒場東大前駅
小田急線 東北沢駅
小田急線・地下鉄千代田線 代々木上原駅
電話番号：03-5452-6264（平本研究室） http://www.iis.u-tokyo.ac.jp/
プログラム
1. (9:50-9:55)
はじめに
○平本俊郎
（東京大学生産技術研究所）
2. (9:55-10:20)
2008VLSIシンポジウムを振り返って
○丹羽正昭
（松下電器半導体社 プロセス開発センター）
3. (10:20-10:45)
(100) SOI基板上に作製した[110]および[100]方向マルチシリコンナノワイヤGAAMOSFETの移動度評価
○陳杰智、更屋拓哉、宮地幸祐、清水健、平本俊郎
（東京大学生産技術研究所）
4. (10:45-11:10)
FinFETにおける移動度向上・ゲート電流低減のための3次元的応力エンジニアリング
○齋藤真澄1、金子明生2、岡野王俊3、木下朋子4、稲葉聡3、豊島義明3、内田建1
（1（株）東芝 研究開発センター、2（株）東芝 セミコンダクター社 プロセス技術推進センター、3（株）東芝 セミコンダクター社 半導体研究開発センター、4 （株）東芝 セミコンダクター社 システムLSI事業部）
5. (11:10-11:35)
1画素2トランジスタの新構造グローバルシャッタCMOSセンサ
○舟木正紀、清水健、折原秀治、川中博之、栗原誠、佐藤英俊、勝俣昇、及川宗年、樋口潤、大江賢正、久我雷二郎、牧訓子、西端俊彦
（日本ビクター株式会社 技術本部 微細加工センター）
6. (11:35-12:00)
○ゲート長35nmのバルク型サイリスタを用いた低電圧動作SRAMセル
杉崎太郎、中村元昭、柳田将志、篠原光子、生田哲也、大地朋和、釘宮克久、神田さおり、屋上公二郎、小田達治
（ソニー株式会社）
昼休み (12:00-13:00)
7. (13:00-13:25)
ハイブリッド・ゲート構造（NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI）を有する高性能サブ35nmバルク CMOSFET
○大田裕之、川村和郎1、福留秀暢、田島貢、岡部賢一、池田圭 司、保坂公彦、籾山陽一、佐藤茂生、杉井寿博
（富士通研究所、1富士通）
8. (13:25-13:50)
32nmトランジスタ世代以降のチャネル設計～Si:C層（ボロン拡散抑制層）による急峻チャネル/急峻Haloの形成～
○外園明、糸川寛志1、楠直樹2、水島一郎1、稲葉聡 、川中繁、豊島義明
（（株）東芝 セミコンダクター社 半導体研究開発センター 、1（株）東芝 セミコンダクター社 プロセス技術推進センター、2（株）東芝 セミコンダクター社 システムLSI事業部）
9. (13:50-14:15)
ローカル歪技術を用いたダマシンゲートpMOSFETにおけるチャネル応力のゲートサイズ効果
○黛哲1,2、山川真弥1、小瀬村大亮2、武井宗久2、舘下八州志1、塚本雅則1、若林整1、大野晃計1、小椋厚志2、長島直樹1
（1ソニー(株) セミコンダクタテクノロジー開発部門、2明治大学）
10. (14:15-14:40)
DSS MOSFET開発
○粟野実佐、小野田裕之、宮下桂、安達甘奈1、川瀬吉正2、宮野清孝2、吉村尚郎、中山武雄
（（株）東芝 セミコンダクター社 システムLSI事業部、1半導体研究開発センター、2プロセス技術推進センター）
休憩 (14:40-14:55)
11. (14:55-15:20)
シングルメタルゲート・低濃度チャネル化で低Vthばらつきを実現する薄膜BOX-SOI(SOTB）技術
○森田祐介1、土屋龍太1、石垣隆士1、杉井信之1、岩松俊明2、一法師隆志2、尾田秀一2、井上靖朗2、鳥居和功1、木村紳一郎1
（1(株)日立製作所中央研究所、2(株)ルネサステクノロジー）
12. (15:20-15:45)
45nm世代SRAM向け仕事関数制御によるVthばらつきの低減
○筒井元、角田一晃、刈谷奈由太、秋山豊、阿部倫久、丸山信也、深瀬匡、鈴木三惠子、山縣保司、今井清隆
（NECエレクトロニクス株式会社）
13. (15:45-16:10)
65nm MOSFETにおける5σしきい値ばらつきの竹内プロットを用いた解析
○角村貴昭1、西田彰男1、矢野文子1、アリフィンタムシルプトラ3、竹内潔1、稲葉聡1、蒲原史朗1、寺田和夫2、平本俊郎1,3、最上徹1
（1MIRAI-Selete、2広島市立大学、3東京大学）
14. (16:10-16:35)
ストレス技術適用45nm世代CMOSにおけるバラツキ考慮コンパクトモデルとセルキャラクタライズ
○相川恒、森藤英治、佐貫朋也、澤田達郎、藤井修、姜帥現1、 坂田明雄、太田雅子、吉村尚郎、中山武雄、岩井正明、松岡史倫
（（株）東芝 セミコンダクター社 システムLSI事業部、1（株）東芝セミコンダクター社 プロセス技術推進センター）
15. (16:35-17:15)
総合討論